（原标题：中国团队披露新型晶体管，VLSI 2025亮点回顾）
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在本文中，我们以技术为重点，总结今年 VLSI 大会上的精彩内容，包括顶级设计和集成技术。其中包括芯片制造领域的最新进展：晶圆厂数字孪生、先进逻辑晶体管和互连的未来、超越 1x 纳米节点的 DRAM 架构等等。我们将讨论英特尔的 18A 工艺，并与台积电进行比较，此外，我们还评价了 4F2和3D DRAM 及其可能赢家。
中国的FlipFET设计
尽管面临各种限制，中国在半导体研发方面并未放缓脚步。在所有提交的学术论文中，北京大学的FlipFET设计最受关注，该设计展示了一种新颖的图案化方案，可以实现与CFET类似的PPA，而无需单片或顺序集成的难题。
应用相同的Flip FET工艺，在正面和背面制作CMOS结构，并对其工作特性进行评估）。
演示使用翻转 FET 在两侧形成 CMOS
如下图所示：
（1）采用自对准有源技术形成场效应晶体管（FET）沟道区。
（2）形成元件隔离（浅沟槽隔离，STI）结构。
（3）在正面形成NMOS晶体管及其布线层。
（4）将另一片晶圆键合到已经形成的硅晶圆上。
（5）将晶圆翻转。这是该工艺的关键点。
（6）翻转后，对上层晶圆进行减薄。
（7）进一步去除硅，露出有源层。
（8）在背面形成PMOS晶体管及其布线层。
在正面 (FS) 和背面 (BS) 分别形成 FET
这项技术之所以被称为“Flip FET”，是因为它包含了键合后翻转晶圆的工艺。实际上，我们利用Flip FET工艺在晶圆正面形成了FinFET NMOS，在背面形成了FinFET PMOS。NMOS和PMOS的性能都很好。
在正面形成 NMOS，在背面形成 PMOS
确认 PMOS 和 NMOS 的操作
本质上，FlipFET 概念始于为顶部和底部晶体管形成鳍片或纳米片，但仅在顶部晶体管进行高温源极/漏极外延，然后翻转晶圆并暴露背面进行处理。在晶圆再次翻转之前，对触点和 BEOL 金属层进行图案化，以完成两侧的低温工艺。这种方法可以生成自对准晶体管堆叠，无需单片 CFET 必须克服的高纵横比工艺。从两侧形成栅极还可以更轻松地调整顶部和底部器件之间的阈值电压差异。
然而，FlipFET 的主要缺点是成本，它牺牲了有源晶体管的集成便利性，却需要多个背面工艺流程，而且更容易受到晶圆翘曲和套刻误差的影响，从而降低良率。到目前为止，该实验室仅在不同的晶圆上制造了正面和背面晶体管，因此人们怀疑制造另一个晶体管是否会影响第一个晶体管的器件性能。晶圆翻转后，细间距触点和金属的对准也是一个问题，但应该不会比其他 CFET 方案更具挑战性。
虽然中国实验室已经在硅片上演示了FlipFET，但他们并未止步于此。他们展示并模拟了FlipFET设计的进一步创新，例如具有自对准栅极的FlipFET、使用叉片（forksheet）并在隔离墙内嵌入电源轨的FlipFET，甚至将FlipFET概念应用于具有高纵横比过孔的单片CFET，以实现4堆叠晶体管设计。
DRAM：4F2和3D
DRAM 在其五年发展路线图上有两个拐点：4F2和3D。目前已使用十多年的6F2只能扩展到 1D 节点。鉴于 1C 现已量产，1D 应该会在未来 1-2 年内问世。SK 海力士强调了超越 1D 节点的几个关键挑战：
单元接触面积，尤其是存储电容器连接到下方控制晶体管的存储节点接触面积，会随着单元临界尺寸的平方而缩小。这些接触面积必须足够大/对准度足够好，以便在晶体管和电容器之间提供良好的电连接，但又不能过大或错位，以免与任何相邻单元短路。这就是上图中的“单元接触开口裕度”，它会随着每个节点的缩小而缩小。在1d时，工艺和工具已达到可行、高良率工艺的极限。
随着器件和互连线尺寸的缩小，其电阻也会随之增大。这就是上文提到的“单元外部电阻”。它是存储单元和感测放大器之间所有电阻元件的总和。位线触点和本地位线（金属）线本身是两个主要电阻因素。随着尺寸的缩小，它们的电阻都会增大。这会减慢单元的运行速度并降低单元的读取裕度，这两者都是不可取的。操作速度受单元和位线之间电荷转移的影响，随着该路径电阻的增加，电荷转移的速度会减慢。电阻还会削弱感测放大器检测到的电压差。电阻太小，单元就无法可靠读取——存储器无法工作：
DRAM 单元布局。ACT = 单元控制晶体管的有源区。DC = 直接接触，位于位线和晶体管漏极之间。BL = 位线。WL = 字线
4F2不仅解决了这些问题，还带来了更多惊喜。
4F2以最小特征尺寸 F 来描述存储单元面积，类似于标准逻辑单元高度（例如“6T 单元”）的轨道度量。最小特征尺寸通常是线宽或空宽，在 DRAM 中则是字线或位线宽度。这是一种表示单元布局密度的简单方法，也便于比较——4F2单元的尺寸仅为6F2单元的三分之二，理论上可在不缩小最小特征尺寸的情况下将密度提高 30%。需要注意的是，纯粹的单元布局并非密度扩展的唯一限制因素，因此实际收益可能低于理想的 30%。
4F2是单个位单元的理论极限。回想一下，特征尺寸指的是线宽或间距（即半间距），因此线宽+间距图案的间距为 2F，而不是 F，因此可能的最小单元尺寸是 4F2 ，而不仅仅是 F2 。因此，一旦实现了这种架构，水平扩展的唯一途径就是扩展 F 本身——这正在迅速变得不切实际，甚至完全不可能。
4F 2单元的关键推动因素是垂直沟道晶体管。这很有必要，因为晶体管必须缩小尺寸才能放入单元中，而且两个触点（位线和电容）也必须适合这个尺寸，也就是一条垂直线。在这种规模下，有必要垂直构建晶体管而不是水平构建，将其尺寸缩小到大约 1F，大致与其上方的电容尺寸匹配，同时保持足够的沟道长度以确保晶体管有效工作。当前的 DRAM 采用水平沟道和水平分离的源极/漏极。这是一种成熟且易于理解的架构。垂直沟道晶体管 (VCT) 依次堆叠了源极（连接到其下方的字线 (BL)）、沟道（被栅极和控制栅极的字线包围）和漏极（连接到上方的电容）。制造过程中需要权衡利弊，有些步骤更容易，有些步骤更难，但总体而言，VCT 的制造难度更高。
6F 2中的单元接触挑战来自位线和存储节点接触处于同一水平面的拥塞（下图中，存储节点接触表示为埋入式接触的 BC）。
从侧面看，很容易看出位线和触点之间的间隙有多小：
与4F2布局中的垂直沟道晶体管 (VCT) 相比，埋入式位线拥有独立的空间，不会干扰任何其他元件。电流路径也短得多，直接从电容器向下，穿过垂直沟道，直达位线。在 6F2 中，路径向下穿过“U”形沟道的底部，然后再返回，路径更长，因此电阻也更高。
当然，实现 4F2 也面临挑战，否则它早就被采用了。埋入式位线和垂直沟道晶体管都具有高纵横比，这对于蚀刻和沉积设备来说非常困难。直到几年前，沉积设备还无法用位线所需的金属（可能是钌或钴）填充深沟槽。虽然 6F2 的单元布局减少了一些对准挑战，但密度仍然更高，因此需要 EUV 图案化。最后，当 6F2 仍然可扩展时，根本没有理由冒险改变架构。
4F2 的开发中仍存在一些不确定因素，这些因素可能决定哪家晶圆厂能够实现最低的单位成本和良好的良率，以及哪些设备供应商可能从中受益。对于存储单元性能至关重要的栅极结构可能是双栅极，甚至是全栅极。SK 海力士和其他公司仍在权衡。
还可以选择“peri-under-cell”和“peri-on-cell”。传统上，外围电路会与晶圆正面的存储单元相邻，但为了提高整体密度，它会被移到单元阵列下方。“peri-under-cell”类似于背面逻辑电源，需要熔接第二片晶圆。控制晶体管在正面以阵列形式构建，然后键合支撑晶圆，翻转晶圆，并构建外围电路。之后，再次翻转所有部分，添加存储节点触点和电容器本身。能够获得增量收益的工具供应商类似于BSPDN供应链——CMP、熔接、TSV蚀刻。
Peri-on-cell 只是将已完成的存储节点阵列与外围晶圆进行混合键合。虽然这提供了一定的工艺灵活性——制造外围晶圆时无需担心损坏阵列，反之亦然——但它需要远低于 50nm 间距的混合键合。这比目前的领先技术低了一个数量级。尽管如此，海力士至少在研发中正在考虑这个问题，而且无论如何，其他应用都将推动混合键合机的发展。
最后，3D DRAM 正在同步开发中。目前的进展表明，在 3D 技术成熟之前， 4F2的几个节点可能已经成熟。中国芯片制造商是这一领域的一个潜在颠覆者，因为他们有强烈的动力去开发 3D 技术，因为 3D 技术不依赖于先进的光刻技术。
台积电 DRAM BEOL
由于SRAM位密度不再随着新工艺节点的提升而提升，台积电研发部门试图重振eDRAM，以提高芯片缓存密度。嵌入式DRAM上一次亮相是在IBM基于GlobalFoundries 14nm工艺的z15处理器中。其主要创新之处在于，台积电能够在BEOL金属层内制造整个存储器阵列，并且DRAM晶体管和电容器的形成方案在BEOL工艺流程的400摄氏度极限范围内。这释放了前端晶体管和底层金属层，用于功能逻辑块。随着现代处理器设计不断提高SRAM与逻辑面积的比例，能够在主动逻辑之上堆叠基于DRAM的最后一级缓存，将代表可扩展性和设计方面的突破。
然而，演示仍处于研发早期阶段，下方可用的高级逻辑区域仅用于容纳 DRAM 外围逻辑（字线驱动器和感测放大器），以提高存储密度。制造的 4Mbit 宏的位密度仅为 63.7 Mb/mm2，甚至不到现代高密度 6T SRAM 的两倍。作为参考，美光最新的 1-gamma DRAM 的密度约为其 9 倍，但性能和可访问性不足以用作片上缓存。
虽然台积电没有透露何时可以投入产品化，但它确实展示了该技术未来几代的巨大潜力，它将从根本上改变芯片的设计方式。
非易失性动态随机存取存储器
美光公司的 NVDRAM（NV 代表非易失性）在2023 年 IEDM上首次亮相 18 个月后再次浮出水面。这是他们采用 4F2 架构、钌字线和 CMOS 底层阵列的铁电 (HZO) DRAM 。如果你想用所有最新技术来制造一块昂贵的内存，这可能是你最想尝试的方法。
与上一篇论文相比，位单元尺寸显著缩小了 27%，达到 41 纳米，且性能丝毫未减。这使得密度达到近 0.6 Gb/mm2 ，远高于目前任何商用大容量 DRAM。
理论上，NVDRAM 比传统 DRAM 略有优势，因为它无需耗费电力和时间执行刷新周期。遗憾的是，每年节省的电费大约只有 1 美元。考虑到单个 DIMM 的价格在 300 美元以上，其终身节能效果远不足以证明这款奇特产品的高昂价格是合理的。至少，在 Ru 字线、4F2、垂直通道晶体管和 CMOS 阵列方面的工作都适用于即将到来的 DRAM 节点。
二维材料
取代硅的门槛很高。任何替代材料不仅要生产出性能更好、密度更高的晶体管，还必须实用。硅晶圆是一种商品，可以很容易地在特定区域掺杂以形成晶体管沟道。
由于现有材料将在本世纪末逐渐失效，许多新的发展都集中在进一步缩小GAA架构的尺寸上。这将需要转向新的“二维”材料——首先是过渡金属二硫属化物（TMD）单层，然后可能是碳纳米管。
在垂直方向上，首个堆叠晶体管架构即将问世。我们将在介绍台积电、英特尔和三星的最新进展时，更详细地介绍这些构想。
二维沟道材料预计将成为 GAA 架构的下一个演进步骤之一。初期，GAA 工艺将使用硅 (Si) 沟道，与传统的 FinFET 相同。然而，随着硅沟道的接触电阻和寄生电容在较小尺度下不断增大，需要具有更优异电气性能的新材料来继续微缩。这种转变可能最早在 10A（1nm）节点（大约在 2030 年）就成为必要。
TMD单层材料，俗称“二维材料”，因为其厚度只有几个原子，早已被人们所知，具备所需的特性；随着二维材料制造工艺向工业化方向发展，芯片制造商似乎已将目光聚焦在TMD上。不，它并非通常被认为是“圣杯”的碳纳米管，而是用于N型金属氧化物半导体（NMOS）的MoS2和用于P型金属氧化物半导体（PMOS）器件的WSe2 。
这些材料只有几个原子厚，制造起来当然极具挑战性，人们正在竞相寻找可靠的大规模生产方法。此前，我们详细讨论了材料生长与转移的争论，但似乎大家都倾向于选择生长，因为转移面临着一些非常艰巨的挑战。
台积电展示了由单个纳米片沟道制成的可工作的纳米片场效应晶体管 (NSFET)。此外，台积电还展示了构建两个堆叠纳米片的能力，但并未提及在这些纳米片上构建任何可工作的晶体管。关键点在于，二维材料是通过化学气相沉积 (CVD) 直接生长的，而不是像之前那样需要额外的薄膜转移步骤。
但是，二维材料目前还不具备工业规模应用的实用性。我们曾多次指出 ，晶圆上生长是其关键障碍。但如果芯片制造商或实验室正在解决这个问题，他们却对此保持沉默。
台积电还展示了一种新颖的“c 形”接触方案，这是一种降低接触电阻的方法（较低的接触电阻意味着更好的器件性能），因为接触的“c”形围绕通道，提供更大的接触面积，从而降低电阻。
台积电仅详细介绍了一款 NMOS 器件，而英特尔则展示了带有 TMD 沟道的 PMOS 和 NMOS 器件。此外，英特尔是在 300 毫米晶圆试产线上制造这些器件的，而非仅仅在实验室规模。至少就所展示的研究而言，英特尔在二维材料领域遥遥领先于台积电。然而，值得注意的是，这些只是简单的平面晶体管，并未采用 GAA 架构，而且制造工艺也不符合几年后 14A+ 节点所需的间距。
令人惊讶的是，三星对二维材料鲜有表态。三星代工业务总裁兼总经理崔博士提到了二维沟道材料扩展 GAA 扩展的可能性，但并未就此发表任何技术论文。尽管三星是 GAA 的“先行者”，但他们似乎正在让其他人在二维材料领域探索发展。
奇怪的是，根据 IEDM 上的演示，三星似乎仍未弄清楚他们想要采用 3 种不同类型的背面供电方案中的哪一种，而英特尔和台积电显然已经确定了他们的路线图。
今年VLSI上，我们看到的关于其他创新的论文——英特尔改进了接触形成，三星构建了具有二维沟道的CFET——令人印象深刻，但如果材料一开始就无法以经济的方式生长，最终就会失败。
英特尔演示了使用经 CMP 抛光的钌改进的二维晶体管源漏接触。遗憾的是，该工艺仍然依赖于转移而非二维材料的生长。
Forksheet
环栅技术已不再是逻辑领域的“下一个大趋势”，而是正在向大规模量产迈进。Forksheet 和 CFET 已成为激动人心的下一代架构的标杆。Forksheet 是 GAA 的演进，通过在 CMOS 的 N 和 P 部分之间添加一层介电壁，使其更加紧密地连接在一起。
在传统架构中，NMOS 和 PMOS 器件之间的间距受到寄生电容和闩锁效应的限制。寄生电容的增加意味着芯片运行速度变慢，功耗增加。闩锁效应是指晶体管的彻底失效，导致输入电压 Vdd 形成一条不受控制的直接接地路径。目前已有一些技术可以减轻这些影响，其中最重要的是浅沟槽隔离。
Forksheet 是一种新的、理论上更先进的技术，遵循了同样的思路。虽然 NMOS 和 PMOS 之间的材料一直是某种绝缘电介质，但 Forksheet 需要一层精细的超低 k 材料来实现更紧密的间距。这给制造工艺带来了新的集成挑战和额外的成本。
开发一种既能沉积纳米级厚度的高质量薄膜，又能承受后续晶体管其余部分形成过程中的工艺处理的材料并非易事。蚀刻或沉积过程中等离子体引起的损伤是一个特别值得关注的问题。大多数论文并未在此详细介绍其材料解决方案，但可以肯定的是，传统上在超低k电介质领域处于领先地位的AMAT公司正在发挥重要作用。
名义上，Forksheet 的栅极控制也比环绕栅极更差。这是因为栅极仅环绕晶体管沟道的三条边，第四条边紧贴 Forksheet 的壁。它本质上是一个侧向的 finFET。与 GAA 相比，密度的提升和更差的静电控制并非良策。有一些解决方法：1）稍微蚀刻 Forksheet 的壁，留出空间让栅极材料包裹沟道的第四条边，但会牺牲一些微缩优势；2）添加额外的纳米片以改善静电控制，但这会增加成本和集成复杂性。
台积电、IBM 和 IMEC 都广泛讨论了 forksheet。对于 IBM 和 IMEC 来说，这在商业上意义有限。对于台积电来说，愿意进行详细讨论甚至可能预示着真正采用 forksheet。目前，在 14 个埃系列中，尚未有任何公开宣布的节点使用 forksheet。
CFET 时间线
即便如此，forksheet 的潜在继任者也已在讨论中。CFET 已经流行了几年，我们之前也介绍过它的基本内容：
第一步自然是堆叠 1 个 NMOS 晶体管和 1 个 PMOS 晶体管，因为它们可以连接在一起形成反相器（或称非门），这是数字电路的基本组成部分。更复杂的标准单元也很难生产。台积电发布了一个关于该概念的精彩图解，以及一张展示实物的透射电子显微镜 (TEM) 图像合成图。
2023年，该领域的大部分成果都由大学实验室展示。进入去年，所有主要逻辑器件厂商（包括IMEC）都展示了由其内部研发机构主导的成果，这无疑朝着商业化迈出了一步。3D堆叠技术有望在10A节点左右（即2030年左右）推出。
总体而言，这四种方法在架构决策和制造方案方面似乎正在趋同。
此比较中需要注意的是，英特尔的论文重点关注的是CFET+背面供电和接触的集成，而非仅仅关注微缩。2021年，英特尔展示了一款栅极间距为55纳米、栅极长度为19纳米的CFET。
英特尔的集成方案尤其引人注目，值得一提，因为它不仅展示了CFET，还展示了NMOS的背面接触式供电，以及PMOS的PowerVia背面供电。CFET的供电问题变得异常棘手。
18A 制程介绍
最精彩的论文是英特尔的18A演示。这是首次详细公开展示真正意义上的大批量背面电源工艺。
英特尔声称，相对于Intel 3代基线，18A工艺的SRAM尺寸缩小了30%。从FinFET到GAA的转换，预计会带来类似的一次性巨大优势。单元图清晰地展示了用单层宽带取代两层鳍片后实现的尺寸缩小：
该工艺预计将于 2025 年下半年投入量产。该节点将 Gate-All-Around 晶体管与 PowerVia 背面供电网络相结合，形成了一种全新的金属堆叠架构。通过将电源布线到芯片背面，英特尔能够缩小关键层的互连间距，同时放松顶层的间距，从而提高良率并简化制造流程。在 Arm 核心子模块的标准化功率、性能和面积测试中，英特尔 18A 在相同功耗下的性能比英特尔 3 提高了约 15%。在 1.1 伏特下工作时，时钟速度可提高高达 25%，而不会产生额外的能源成本，而在 0.75 伏特左右下，性能可提高 18%，功耗可降低近 40%。
该工艺的底层显著降低了单元高度：性能调优后的单元高度为 180 纳米，而高密度设计的高度为 160 纳米，两者均小于前代产品。正面金属层数从英特尔 3 的 12 至 19 层减少到英特尔 18A 的 11 至 16 层，并增加了三个背面金属层以支持 PowerVia。M1 至 M10 层的间距已从高达 60 纳米缩小至 32 纳米，之后在上层再次放宽。M0 至 M4 层采用低数值孔径 EUV 曝光技术，将所需光罩数量减少了 44%，并简化了制造流程。英特尔计划在其低功耗“Panther Lake”计算芯片组和仅采用效率核心的 Clearwater Forest Xeon 7 系列中首次推出 18A 工艺。成本优化的 17 层变体、平衡的 21 层选项以及注重性能的 22 层配置将满足不同的细分市场。
比较高密度 (HD) 单元面积，18A 与台积电 N5 和 N3E 相当，均为 0.0210 μm2。N2也应该会从 finFET 到 GAA 的转换中获得至少一些好处，但其声称的 22% SRAM 微缩（相对于 N3E）的大部分可能来自外围，而非位单元本身。总体而言，18A 的密度可能略低于 N3P，比 N2 低近 30%。
数字孪生：从原子到晶圆厂
半导体设计和制造正变得越来越复杂，这不仅增加了开发成本，还延长了设计周期。数字孪生技术能够在加速的虚拟环境中进行设计探索和优化。借助数字孪生技术，工程师可以在任何硅片进入晶圆厂之前确保设计能够正常工作。
数字孪生涵盖了整个半导体设计范围：
原子级：模拟晶体管接触和栅极材料工程中原子之间的量子和牛顿相互作用
晶圆级：优化虚拟硅片中的工具室和工艺配方，以提高产量和性能
晶圆厂级别：通过协调整个设备的维护和管理，最大限度地提高晶圆厂的生产力
在原子模拟方面，新思科技概述了其QuantumATK套件，该套件用于材料工程中的晶体管触点和栅极氧化物堆叠设计，这些设计对器件性能至关重要。传统的密度泛函理论 (DFT) 建模原子间的量子效应最精确，但计算成本高昂；而传统的牛顿原子相互作用的力场模拟速度快，但精度有限。GPU 加速的 DFT-NEGF（非平衡格林函数）仅使用 4 倍 A100 即可实现 9.3 倍加速（相对于 CPU）；而使用矩张量势的机器学习力场模拟则展现了接近 DFT 的精度，计算成本为 17 分钟，而传统 DFT 则需要 12 天。
这些原子模型对于理解不同材料层界面处发生的电相互作用至关重要。在接触工程中，MLFF 用于生成晶体硅和非晶硅化物之间的接触界面，模拟边界发生硅化作用的相互扩散深度。然后使用 DFT-NEGF 计算界面上的接触电阻和电流-电压曲线。对于栅极氧化层设计，使用 MLFF 构建复杂的多层功函数金属叠层，并进行模拟以检查其结构和化学成分。然后可以引入偶极子掺杂物并使用 DFT 进行优化，DFT 还可以进行静电分析以计算关键参数，例如有效功函数、肖特基势垒高度和等效氧化层厚度。随着我们逐步推进“全环绕栅极”设计方案，这些原子模拟在选择合适的材料方面将变得更加重要。
关于利用虚拟硅片进行晶圆级优化，Lam Research 展示了其Coventor SEMulator3D软件的研究成果。随着晶体管几何结构从平面到 FinFET 再到 GAA 的复杂性不断提升，可能的工艺配方组合数量也呈指数级增长，他们将其称之为“拉姆定律”。虚拟晶圆制造采用经过优化参数的训练模型进行工艺仿真，使工程师能够拓宽工艺窗口、提高良率，同时减少验证变更所需的物理测试晶圆周期数。Lam Research 还将其沉积和蚀刻工具构建为数字孪生，利用等离子体流模拟构建虚拟腔室，以帮助预测配方，同时优化腔室设计以确保整个晶圆的均匀性。
这些模拟工具已用于工艺窗口研究，以选择具有最宽工艺窗口的背面接触方案，同时研究每种方案如何影响纳米片晶体管的应力和应变。高深宽比刻蚀方案还使用虚拟环境来预测给定输入掩模图案的工具输出刻蚀轮廓。将这些刻蚀轮廓与目标输出轮廓进行比较，并给定一个距离，然后通过在数字孪生中进行进一步测试来最小化该距离。
在晶圆厂层面，Lam 还介绍了实现“无人值守”晶圆厂所需的工作。“无人值守”晶圆厂无需人工干预，因此可以随时关闭灯光。设备群需要以近乎实时的速度在虚拟孪生中进行协调，以协调设备停机时间并最大限度地提高晶圆厂的生产力。设备本身需要具备预测性维护的“自我意识”，使用内置的计量工具来检测设备在其整个生命周期内的校准和工艺漂移。对于“无人值守”晶圆厂，每台设备的目标应该是至少一年不间断运行，无需人工干预，故障后自动恢复，并能够自行请求维护。
设备维护将通过机器人零件配送以及耗材和易损件的安装实现自动化，设备的设计也将围绕机器人维护进行。虽然Lam提出了2035-2040年的概念性目标，但无人值守晶圆厂面临的主要障碍在于不同供应商设备之间的数据和连接，以及维护流程的标准化。
https://semianalysis.com/2025/07/21/vlsi2025/#digital-twins-from-atoms-to-fabs
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